Stage amélioration d'un algorithme de compression d'image sur fpga f/h

Stage amélioration d'un algorithme de compression d'image sur FPGA F/H

Publié 28.10.2024

Société : Safran Electronics & Defense
Domaine d'activité : Electronique et automatique
Emplacement : Eragny-sur-oise, Ile de France, France
Type de contrat : Stage
Durée du contrat : Temps complet
Diplôme requis : BAC+5
Expérience requise : Jeune diplômé-e/Première expérience
Langue(s) parlée(s) : Anglais Courant

Votre mission sera de développer une série d'améliorations d'un algorithme de compression d'image déjà existant dans un FPGA. Vous aurez à implémenter ces optimisations, les simuler et les vérifier sur cible.


Les missions principales :

1. S'approprier le fonctionnement de l'algorithme actuel
2. Développer les améliorations qui ont été pensées et, dans le cas échéant, en proposer de nouvelles
3. Développer des scripts de vérification et d'utilisation (Matlab de préférence, python)
4. Simuler et vérifier le fonctionnement de l'algorithme amélioré
5. Produire une documentation associée


Parlons de vous

Vous êtes en dernière année d'une école d'ingénieur dans un cursus à dominante électronique.
Des bases dans un langage HDL (VHDL / System Verilog) et une capacité à utiliser un langage script tel que Matlab ou Python sont attendues.
L'aptitude à comprendre un développement déjà existant et l'adapter, la force de proposition dans les choix techniques seront évaluées.


Quelques précisions

Parce que nous sommes persuadés que chaque talent compte, nous valorisons et encourageons les candidatures de personnes en situation de handicap pour nos opportunités d'emploi.

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