Ingénieur vérification asic

Dans le cadre de développement d’ASIC de types contrôleur réseau, routeur, contrôleur de cohérence de cache et processeur à destination des serveurs haut de gamme et haute performance Bull (serveurs « big data » et « exascale »), la mission consiste à participer à la vérification d’un ASIC complexe en utilisant les méthodologies de vérification fonctionnelle « Constraint-Random, Coverage Driven » sous-jacentes au standard de vérification UVM. Principales taches: • Acquérir la connaissance de l'architecture et la microarchitecture de l’ASIC en étudiant les spécifications et en interagissant avec les équipes d’architecture et de design logique. • Participer à la rédaction des spécifications de vérification. • Participer à la rédaction des plans de test en étroite collaboration avec l’équipe design logique. • Participer au développement des environnements de vérification (UVM-SystemVerilog/C++), les tests et les modèles de couverture • Suivre, analyser et debugger les erreurs de simulation. • Suivre et analyser les résultats couverture des simulations pour améliorer les tests en conséquence et ainsi atteindre les objectifs de couverture dans les délais impartis. Compétences: • Expérience concrète et réussie à la vérification de SoC/ASIC et IP complexes. • Expertiese de la méthodologie de vérification UVM. • Expérience en développement d’environnements de vérification Constraint-Random/Coverage-Driven en SystemVerilog/C++ (drivers/ monitors, tests aléatoires contraints, checkers auto-vérifiants et modèle de couverture en SystemVerilog-Covergrourp/SVA) et maitrise de la programmation orientée objet • Experties des outils de simulation et de suivi de couverture • Efficacité dans la résolution de problèmes par l’identification rapide de leur cause fondamentale et par l’élaboration de correctifs ou contournements