Vous rejoindrez une petite équipe ASIC structurée autour du responsable de l'implémentation physique, pour prendre en charge une partie des activités back-end sur les IPs FPGA développées en interne.
Votre mission : gérer les activités du post-synthèse jusqu'au GDSII, au niveau IP. Vous produirez des IPs physiques réutilisables, optimisées pour l'intégration client ou le packaging en chiplet. Les enjeux portent autant sur la qualité du flot que sur la robustesse du livrable.
Ce travail s'inscrit dans deux dynamiques complémentaires :
1 - Le développement d'un chiplet FPGA générique,
Destiné à devenir une brique standard. Ce chiplet pourra être interconnecté avec d'autres IPs (CPU, mémoire, GPU...) via un châssis également conçu en interne — avec une vision claire autour de la standardisation UCIE et de la réutilisation industrielle.
2 - Des implémentations clients sur mesure
Où il s'agit de décliner l'IP FPGA selon les contraintes technologiques ou fonctionnelles du projet. Vous alternerez ainsi entre livraisons concrètes et développement produit, dans un équilibre sain entre production et innovation.
Vous interviendrez sur un flot éprouvé autour des outils Synopsys (Design Compiler, ICC2, PrimeTime, StarRC, IC Validator...), avec une possibilité d'utilisation de Calibre (Siemens) selon les besoins. L'équipe fonctionne de manière fluide, avec un fort niveau d'expertise et une culture technique bien ancrée.
Mais surtout, vous travaillerez sur une technologie d'avenir : les architectures en chiplets, l'optimisation IP à l'échelle physique, l'adaptation aux process de fonderie les plus variés... autant de sujets porteurs, au coeur des transitions en cours dans l'industrie du semi-conducteur. L'environnement, à taille humaine, permet une montée en compétence rapide au contact direct d'experts, dans une atmosphère technique exigeante mais bienveillante.
Un poste pour progresser, pour apprendre, et pour construire un savoir-faire solide sur des briques qui comptent.
Vous évoluez dans le monde de l'implémentation physique numérique, avec une bonne maîtrise du flot de conception backend — du post-synthèse jusqu'au GDSII. Vous êtes à l'aise avec les outils d'EDA classiques, idéalement ceux de l'écosystème Synopsys (Design Compiler, ICC2, PrimeTime, StarRC, IC Validator), et vous avez l'habitude de manipuler des scripts (Tcl, bash, Python) pour adapter ou automatiser votre environnement de travail.
Vous savez lire du RTL pour comprendre ce que vous manipulez, même si vous n'êtes pas directement impliqué dans la phase de design ou d'optimisation en amont. Des notions de synthèse sont un plus, mais pas un prérequis.
Au-delà des compétences techniques, ce poste demande une posture claire : autonomie, capacité d'écoute, et pragmatisme dans les échanges comme dans l'exécution. Vous serez rapidement impliqué sur des sujets critiques, dans une équipe réduite, où chacun joue un rôle clé.
Le poste est ouvert à partir de 3 ans d'expérience environ, mais l'essentiel reste votre potentiel : capacité à monter en compétence rapidement, goût pour la collaboration, envie de progresser sur des sujets porteurs. Vous cherchez un contexte qui allie technicité, proximité d'équipe et exposition à des projets ambitieux ? Ce poste peut clairement vous correspondre.
Et comme toujours : un poste à prendre en CDI direct, sans intermédiaire.
Nous vous accompagnons durant tout votre process et vous aidons à signer en CDI avec l'entreprise dans les meilleures conditions.
A bientôt
L'équipe en-core
/! Disclaimer : Nous ne sommes pas une SSII/ESN, et ce poste n'est pas à pourvoir dans une SSII/ESN mais bien dans un bureau d'étude, en CDI direct. A bon entendeur ;)
Une start-up tech, concentrée sur un produit technologique aussi singulier qu'ambitieux : concevoir une IP FPGA configurable, destiné à être intégré directement au sein d'un ASIC.
Développé intégralement en interne, à la fois côté matériel et logiciel, ce coeur s'adapte aux besoins spécifiques de chaque client : dimensionnement sur-mesure (LUTs, blocs mémoires, DSP...), implantation sur n'importe quel procédé CMOS (du 180?nm jusqu'au 12?nm — voire plus avancé). L'outil maison permet même, à partir du RTL de l'application, de calculer automatiquement la matrice minimale nécessaire.
L'objectif : offrir une alternative souple et performante aux FPGAs traditionnels, tout en s'affranchissant des contraintes d'interface, de consommation ou de latence liées aux composants discrets. Le résultat : un IP FPGA embarqué directement dans le SoC, optimisé pour son contexte d'usage.
Aujourd'hui, l'entreprise capitalise sur cette technologie en la déclinant dans des projets variés et via une approche chiplet, développant ainsi un catalogue d'IP et de chassis destiné à faciliter les projets de conceptions ASIC numériques avec partie reconfigurable.
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