Stage - développement d'un fpga de test pour la mise au point d'une carte d'interfaces vidéo f/h

STAGE - Développement d'un FPGA de test pour la mise au point d'une carte d'interfaces vidéo F/H

Dans le cadre de l'amélioration des performances des systèmes embarquant des traitements d'images, nous souhaitons améliorer nos capacités de test et de débug.
Il est complexe de vérifier ou expertiser que les traitements d'image, une fois implémentés physiquement, restent conformes aux simulations ayant permis leur conception. Notre objectif est de mettre au point un outillage « BAV » pour injecter des images (de références brutes) dans nos produits et les réceptionner après traitement d'image pour les comparer aux images (de références traitées) attendues.
Les éléments électroniques du banc BAV sont en cours de conception pour les produire prochainement. Le banc intègre de la mémoire DDR et un FPGA Xilinx Ultrascale+ qui devra permettre de gérer les images de références et les transmettre dans nos chaines de traitement vidéo intégrées, via des liaisons vidéo SDI et CoaXpress (CXP).

Plus précisément le stagiaire suivra un cycle de développement FPGA en plusieurs étapes :
- Recenser les fonctionnalités à implémenter dans le FPGA du banc BAV
- Implémenter une solution de transferts d'image entre une liaison Ethernet et des DDR
- Implémenter nos modèles de mires types
- Intégrer notre solution CXP host existante sur Xilinx UltraScale+.
- Porter une solution CXP Device que nous avons implémentée sur une autre famille de FPGA
- Développer en RTL, réaliser des scripts, simulations virtuelles sous QuestaSim, synthèse/Placement & Routage sous Vivado.
- Intégrer et tester sur carte pour valider la solution.
- Lancer la séquence d'injection des images dans une chaine de TI vidéo
- Ajouter un avec contrôle d'étalement
- Récupérer et comparer aux images de réf
- …

En dernière année d'école d'ingénieur ou Master 2 en formation électronique numérique/FPGA, vous disposez de compétences en développement RTL, en design FPGA/SoC et en simulation QuestaSim.

Requis : Langage VHDL ou Verilog/SystemVerilog, QuestaSim/ModelSim, langage script (Python ou Batch/Shell ou Matlab), environnement Xilinx Vivado
Vous êtes autonome, rigoureux(se) et avez le sens de l'initiative.

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