Ingénieur développement matériel/ingénieure développement matériel

Qui sommes-nous ? ✨

Adentis est une société de conseil spécialisée dans les systèmes embarqués, l’IT et la cybersécurité.

Créée en octobre 2000, Adentis a rejoint en 2013 le groupe MoOngy. Depuis 2014, nous nous développons à l’échelle nationale et internationale, avec plus de 550 collaborateurs en France et des implantations au Portugal et en Italie.

Pour qui ?

Vous êtes un(e) Ingénieur Vérificateur ASIC expérimenté(e) avec une solide expérience dans la vérification de SoC/ASIC et IP complexes.

Vous maîtrisez la méthodologie de vérification UVM, en développant des environnements de vérification fonctionnelle « Constraint-Random, Coverage Driven » en SystemVerilog et C++ et vous êtes capable d’identifier rapidement la cause fondamentale des erreurs.

Votre sens de l’analyse et votre rigueur technique vous permettent d’assurer la qualité et la performance des designs critiques.

Pour quoi ?

Dans le cadre du développement d’ASIC destinés aux serveurs haut de gamme et à haute performance, vous participerez à la vérification d’un ASIC complexe (contrôleur réseau, routeur, contrôleur de cohérence de cache et processeur).

Votre mission consistera à acquérir une connaissance approfondie de l’architecture et à contribuer à l’élaboration des spécifications, plans de test et environnements de vérification sous standard UVM.

Vos missions :

* Acquisition de connaissances : Étudier les spécifications et interagir avec les équipes d’architecture et de design logique pour maîtriser l’architecture et la microarchitecture de l’ASIC.
* Rédaction et planification : Participer à la rédaction des spécifications de vérification et des plans de test en étroite collaboration avec l’équipe design logique.
* Développement d’environnements de vérification : Développer des environnements de vérification (UVM-SystemVerilog/C++) incluant drivers, monitors, tests aléatoires contraints, checkers et modèles de couverture.
* Suivi et analyse : Suivre, analyser et debugger les erreurs de simulation. Suivre les résultats de couverture pour améliorer les tests et atteindre les objectifs de couverture dans les délais impartis.

Votre profil :

* Expérience concrète et réussie dans la vérification de SoC/ASIC et IP complexes.
* Expertise avérée de la méthodologie de vérification UVM.
* Expérience en développement d’environnements de vérification « Constraint-Random/Coverage-Driven » en SystemVerilog/C++ et maîtrise de la programmation orientée objet.
* Efficacité dans la résolution de problèmes et dans l’élaboration de correctifs ou contournements.
* Maîtrise des outils de simulation et de suivi de couverture.

Pourquoi nous rejoindre ?

* Projets d’envergure : Travaillez sur des ASIC destinés aux serveurs de très haute performance (big data et exascale).
* Environnement stimulant : Intégrez une équipe de professionnels passionnés, dans un contexte de haute technicité et d’innovation.
* Impact réel : Contribuez à la qualité et à la performance de produits critiques pour le secteur de la haute performance.

Comment nous contacter et participer à ce beau projet ? 👇

📩 Envoyez votre candidature (CV et lettre de motivation) à lmichalski@adentis.fr .

Rejoignez Adentis et apportez votre expertise pour faire évoluer la vérification des ASIC de demain !