Alternance-environnement de vérification uvm pour asic/fpga/soc f/h

Offer description

Pour faire face au défi que constitue la vérification d’ASIC/SoC toujours plus complexes, l’industrie du semi-conducteur converge vers l’adoption universelle d’une méthodologie de vérification baptisée UVM.

Cette méthodologie favorise la modularité, la réutilisabilité et l’extensibilité. Elle se base sur des techniques résumées sous les termes de « programmation orientée objet », « Self-Checking Verification Environment », « Constraint Random Tests» et « Coverage/Metric Driven Verification ».

Lors de votre alternance, vos principales missions seront donc les suivantes :

1. Etudier et comprendre le langage SystemVerilog et la méthodologie UVM
2. Mise en place de l'environnement de simulation UVM permettant de se connecter au Design Under Test via des interfaces.
3. Mise en place du modèle de vérification du DUT.
4. Mise en place de tests aléatoires contraints et du modèle de couvertures du DUT. (functional coverage / code coverage)
5. La vérification a l'avantage d'associer les domaines du développement software et hardware.

En plus d'acquérir une bonne maîtrise de la programmation objet basée sur la bibliothèque UVM, cette alternance vous permettra de développer une vision globale de la réalisation d'un système hardware et en particulier une bonne connaissance des erreurs classiques en design.

Required profile

Vous rentrez en dernière année de cycle ingénieur en option Micro-Electronique, et vous avez déjà des connaissances acquises en cours ou en TP sur les langages VHDL / Verilog / SystemVerilog, C/C++.

Vous avez aussi des bases solides en simulations / testbench au niveau IP et/ou Top Level.

Dynamique, passionné(e) et motivé(e), vous êtes en quête de défis techniques.

L'alternance se déroulera dans nos locaux de Sophia Antipolis et aura une durée minimale de 12 mois.