En intégrant cette équipe dans un contexte international, tu participeras au développement et à l'amélioration d'environnements de vérification pour des SOCs IOT complexes.
Pour mener à bien cette mission challengeante, tu devras :
- Rédiger et/ou revoir des plans de vérification à partir des spécifications techniques
- Développer et/ou adapter des environnements de test en SystemVerilog-UVM
- Développer des tests en SystemVerilog
- Analyser et debugger les résultats des simulations
- Rédiger des rapports de vérification
- Proposer des amélirations du processus et flow de vérification
L'objectif c'est de participer à un projet ambitieux et évoluer !
+5 ans d'expérience en Digital Verification
Connaissances avancées en System Verilog et simulations aléatoires associées
Expérience significative d'utilisation de la librairie UVM
Bonnes connaissances des concepts de programmation orienté objet
Connaissance du flow Cadence
Envie de résoudre des problèmes et debbuger
Bon anglais oral et écrit (équipe internationale)
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