Cdd od-ingénieur en conception de circuits de lecture analogique h/f

Le CEA est un acteur majeur de la recherche, au service des citoyens, de l'économie et de l'Etat.

Il apporte des solutions concrètes à leurs besoins dans quatre domaines principaux : transition énergétique, transition numérique, technologies pour la médecine du futur, défense et sécurité sur un socle de recherche fondamentale. Le CEA s'engage depuis plus de 75 ans au service de la souveraineté scientifique, technologique et industrielle de la France et de l'Europe pour un présent et un avenir mieux maîtrisés et plus sûrs.

Implanté au coeur des territoires équipés de très grandes infrastructures de recherche, le CEA dispose d'un large éventail de partenaires académiques et industriels en France, en Europe et à l'international.

Les 20 000 collaboratrices et collaborateurs du CEA partagent trois valeurs fondamentales :

- La conscience des responsabilités
- La coopération
- La curiosité Nous rejoindre, pour quoi faire ?
Nous vous proposons d'intégrer un environnement de recherche unique pour une expérience sur une thématique à la pointe de l'innovation.
Vous êtes ingénieur(e) en conception de circuits CMOS analogiques, et vous souhaitez renforcer vos compétences en design d'imageurs, rejoignez notre équipe pluridisciplinaire de 25 ingénieurs et techniciens !
Dans le cadre de ce poste d'ingénieur(e) en conception circuits de lecture analogique vos missions principales consistent à :
1. Porter un circuit de lecture imageurs CMOS 0.18µm vers la techno FDSOI028 3DSL en 2 phases :
· V1 : portage vers une technologie mature d'imageurs au pas de 40nm pour un premier démonstrateur
· V2 : portage vers une techno avancée pour un démonstrateur full perf
Ce travail se fera en collaboration vers une sous-traitance partielle et consistera en :
a. Schémas : choix types de transistors, redimensionnement
b. Simulations : Validation des schémas par simulations, refonte de certains blocs critiques (amplificateur bas bruit, sources de courant, etc.)
c. Layout : Implantation physique des blocs schéma et vérifications (DRC, LVS, DFT, etc.)
d. Simulations post-layout
e. Connectique
f. Simulation et validation finale avec padring et connexions 3D
g. Rapports de conception
h. Définir les chronogrammes des tensions appliquées pour l'utilisation des circuits concus et participation à leur caractérisation
2. Concevoir des pixels optimisés en relation avec la technologie dans le cadre de projets sur les pixels CMOIS avancées
· Proposer des designs et réaliser le layout, analyser les performances, participer aux mesures des pixels développés.
· Rédiger des rapports techniques et déposer des brevets
Logiciels utilisés : CADENCE VIRTUOSO, SPICE
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