Ingénieur conception de circuits numériques - enjeu génération automatique d'accélérateurs ia h/f

Le CEA est un acteur majeur de la recherche, au service des citoyens, de l'économie et de l'Etat.

Il apporte des solutions concrètes à leurs besoins dans quatre domaines principaux : transition énergétique, transition numérique, technologies pour la médecine du futur, défense et sécurité sur un socle de recherche fondamentale. Le CEA s'engage depuis plus de 75 ans au service de la souveraineté scientifique, technologique et industrielle de la France et de l'Europe pour un présent et un avenir mieux maîtrisés et plus sûrs.

Implanté au coeur des territoires équipés de très grandes infrastructures de recherche, le CEA dispose d'un large éventail de partenaires académiques et industriels en France, en Europe et à l'international.

Les 20 000 collaboratrices et collaborateurs du CEA partagent trois valeurs fondamentales :

- La conscience des responsabilités
- La coopération
- La curiosité Rejoignez le CEA pour donner du sens à votre activité, mener ou soutenir des projets de R&D nationaux et internationaux, cultiver et faire vivre votre esprit de curiosité.
EN SYNTHESE, QU'EST-CE QUE NOUS VOUS PROPOSONS ?
Nous cherchons un(e) ingénieur / ingénieure conception de circuits numériques pour la génération automatique d'accélérateurs IA pour le CEA/DRT/List (Direction de la Recherche Technologique).
Ce poste de cadre en CDD de 18 mois est basé sur le site Nano-Innov de Paris-Saclay, Essonne (91). Ce poste est à pourvoir dès que possible.
QU'ATTENDONS-NOUS DE VOUS ?
Pour l'activité de conception de solution matérielle embarquée pour l'inférence de modèles IA, le laboratoire a créé un premier circuit ultra spécialisé pour la vision, le NeuroCorgi (https://list.cea.fr/en/neurocorgi/), généré avec des paramètres figés (sur la base d'un modèle MobileNet). Ce circuit est 1000x plus efficace qu'un GPU Jetson de NVIDIA.
Devant le succès de cette première preuve de concept, nous avons l'objectif d'étendre la méthodologie de génération à d'autres modèles, d'autres types de réseaux et d'automatiser l'outil de génération, en lien avec la plateforme open source Aidge (https://projects.eclipse.org/projects/technology.aidge) également développée au laboratoire. L'objectif est de réduire au maximum le temps de conception d'un nouveau circuit, correspondant à l'implémentation d'une topologie fixe en flot de donnée.
Au sein d'une équipe d'une trentaine de personnes, vos principales missions seront :
Prendre en main, proposer et implémenter des améliorations de l'environnement de génération d'architecture (via des mécanismes de templating) ;
Mettre en place un modèle haut niveau établissant le lien avec l'architecture matérielle flot de données (modèle de type TLM). Etudier et mettre en place des mécanismes d'optimisation de l'équilibrage des mouvements de données ;
Implémenter des mécanismes d'extraction de statistiques, d'optimisation et de rebouclage avec les outils haut-niveau (plateforme Aidge) ;
Implémenter des opérateurs de calcul et mécanismes identifiés (développement au niveau RTL), évaluer et caractériser ces implémentations (simulation avant et après synthèse logique) ;
Compléter et enrichir la documentation des différents modules de l'environnement de génération.
Vous pourrez également être amené(e) à interagir avec d'autres équipes du CEA-List en lien avec le contexte applicatif et/ou la caractérisation ASIC des solutions développées.
Vous bénéficierez au CEA-List d'un environnement de premier plan avec notamment l'accès aux outils de simulation de modélisation et d'exploration du laboratoire.

CEA Tech Corporate from CEA Tech on Vimeo.

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