Asic verification engineer r&d (h/f)

ASIC Verification Engineer R&D (H/F)

Publication Date: Jun 14, 2024

Ref. No: 512802

Location: Les Clayes-sous-Bois, FR, 78340

Eviden est une ligne d'activités du Groupe Atos qui réalise un chiffre d'affaires annuel d'environ 5 milliards d'euros. Acteur clé du numérique de prochaine génération et leader mondial du cloud, du calcul avancé et de la sécurité, Eviden fait bénéficier de son expertise l'ensemble des secteurs d'activités, dans plus de 47 pays. En réunissant des technologies de pointe sur l'ensemble du continuum numérique, combinées à l'expertise de ses talents, Eviden ouvre le champ des possibles de la donnée et de la technologie, aujourd'hui et pour les générations à venir.

Dans le cadre de développement d'ASIC de types contrôleur réseau, routeur, contrôleur de cohérence de cache et processeur à destination des serveurs haut de gamme et haute performance Bull (serveurs " big data " et " exascale "), la mission consiste à participer à la vérification d'un ASIC complexe en utilisant les méthodologies de vérification fonctionnelle " Constraint-Random, Coverage Driven " sous-jacentes au standard de vérification UVM.

Vos missions:

1. Acquérir la connaissance de l'architecture et la microarchitecture de l'ASIC en étudiant les spécifications et en interagissant avec les équipes d'architecture et de design logique.
2. Rédaction des spécifications de vérification.
3. Rédaction des plans de test en étroite collaboration avec l'équipe design logique.
4. Développement des environnements de vérification (UVM-SystemVerilog/C++), les tests et les modèles de couverture.
5. Suivre, analyser et debugger les erreurs de simulation.
6. Suivre et analyser les résultats couverture des simulations pour améliorer les tests en conséquence et ainsi atteindre les objectifs de couverture dans les délais impartis.

Votre profil:

1. Expérience concrète et réussie à la vérification de SoC/ASIC et IP complexes.
2. Experience avec la méthodologie de vérification UVM.
3. Expérience en développement d'environnements de vérification Constraint-Random/Coverage-Driven en SystemVerilog/C++ (drivers/monitors, tests aléatoires contraints, checkers auto-vérifiants et modèle de couverture en SystemVerilog-Covergroup/SVA) et maitrise de la programmation orientée objet.
4. Connaissance des outils de simulation et de suivi de couverture.
5. Efficacité dans la résolution de problèmes par l'identification rapide de leur cause fondamentale et par l'élaboration de correctifs ou contournements.
#J-18808-Ljbffr